Данное программное обеспечение позволяет проводить анализ и вставку большинства логики DFT на ранних стадиях проектирования, выполнять быструю синтез и запуск ATPG (генерацию автоматических тестовых шаблонов) для выявления и решения проблемных блоков. Также Tessent RTL Pro автоматизирует анализ и вставку контрольных точек, оберточных ячеек и логики обрамления на более ранних этапах проектирования, что может помочь сократить циклы разработки и улучшить тестируемость проектов. Он обрабатывает сложные конструкции Verilog и SystemVerilog, предлагая удобный интерфейс для работы с оригинальным дизайном RTL. Также возможен анализ сложности RTL и его гибкость для вставки контрольных точек, что позволяет эффективно редактировать структуру RTL и добавлять контрольные точки на протяжении всего проектирования. Функциональность “сдвиг влево” также помогает оптимизировать площадь и время работы инструментов сторонних производителей при добавлении логики DFT перед синтезом, оставляя только вставку сканов на уровне гейта. Проектирование вставляется на этапе разработки RTL с входным RTL, что позволяет плавно интегрироваться с синтезом и верификацией стороннего ПО. Кроме того, RTL Pro генерирует файлы проектирования, совместимые с любыми последующими процессами синтеза или верификации, не требуя закрытого процесса.
Читать полную новость на сайте
/cloudfront-us-east-2.images.arcpublishing.com/reuters/RIKYXH3SWBNK7G6DPMS5JML66A.jpg "Японская Resonac расширяет свои исследования и разработки в США")
/cloudfront-us-east-2.images.arcpublishing.com/reuters/AHBP5IREAZLOLKGYVU7VIJFU5Y.jpg "Alphabet и Meta переманивают рекламодателей, так как более мелкие конкуренты, как ожидается, будут бороться")
