ISSCC 2023: микросхема флэш-памяти емкостью 1,7 Тбит имеет пять битов на ячейку

Изготовлено более 192 слоев (поперечное сечение справа) плавающих затворов, фактическая емкость 1,67 Тбит, распределенная по 73,3 мм² – соответствует 23,3 Гб/мм² – который может быть понижен до 1,33 Тбит 4 бит/ячейка (18,6 Гбит/мм²) или 1 Тбит 3 бит/ячейка (14,0 Гбит/мм²) — оба рекорда плотности, по данным Intel.

Плавающий затвор был выбран вместо вспышки с ловушкой заряда для меньшей утечки заряда, а 32 уровня сохраняются с использованием двухпроходного алгоритма грубого и точного программирования.

Для уменьшения количества ошибок байты, исправляющие ошибки, дополняются быстрым алгоритмом чтения мягких битов — среднее время чтения с этим алгоритмом составляет 354 микрон.

С таким узким интервалом между уровнями в каждом бите алгоритм калибровки быстрого считывания с пятью стробами реализуется путем модуляции напряжения, подаваемого на заднюю часть чувствительного конденсатора, и подсчета количества битов, которые переключаются между стробами.

Бумага ISSCC 2023 28,1 A Флэш-память 1,67 Тб, 5 байт на ячейку, изготовленная по 192-слойной технологии 3D-NAND с плавающим затвором и имеющая 23,3 Гб/мм² битовая плотность

Международная конференция IEEE по твердотельным схемам, ежегодно проводимая в Сан-Франциско, представляет собой мировую выставку аналоговых, цифровых и радиочастотных схем на основе интегральных схем. Это дает возможность инженерам по проектированию интегральных схем и схем поддерживать техническую актуальность и общаться с экспертами.